Synopsys показала 3D-стек с PCIe 6.0 PHY на 5-нм кристалле
Synopsys показала 3D-стек с PCIe 6.0 PHY на 5-нм кристалле Synopsys опубликовала результаты по тому, что называет первым 3D PCIe 6.0 test chip. Суть в том, что PCIe 6.0 PHY удалось реализовать внутри face-to-face 3D-стека на 5-нм чипе, который работает на 64 GT/s на линию и даёт до 128 GB/s на восьмилинейном соединении. Практический смысл здесь не только в цифрах. Компания пишет, что добилась этого, разобрав существующий 2D PCIe 6.0 test chip, добавив TSV и переработав схемотехнику и signoff под 3D PDK. При этом Манмит Уолия отдельно отмечает: в 3D заметно меняются правила электромиграции и разводки, а значит проектирование становится сложнее и рискованнее. Для проверки результата важно и то, что окна сигнала на приёмнике прошли требование стандарта по битовой ошибке. Но сам переход к 3D тут показан вместе с ограничениями: TSV нельзя ставить произвольно, а сигналы должны проходить через верхние металлизированные слои и вниз к подложке. Synopsys при этом не называет дату следующего шага к 3.5D packaging. Если вы работаете с высокоскоростными интерфейсами, этот кейс стоит читать как пример того, где 3D уже помогает, а где резко усложняет компоновку. Полезно сопоставить его с собственными правилами трассировки и требованиями к BER, прежде чем планировать 3D-архитектуру.